繼今年稍早宣布投入開發(fā)3DIC標(biāo)準(zhǔn)后，JEDEC（固態(tài)技術(shù)協(xié)會）表示，最快今年12月底或明年一月初，將可公布首個3DIC接口標(biāo)準(zhǔn)。

在GSA的3DIC工作小組于上周舉行的會議中，英特爾的Ken Shoemaker介紹了關(guān)于WideIO存儲器規(guī)范在電子和機械接口方面的細節(jié)。

JEDEC已開始發(fā)布3DIC標(biāo)準(zhǔn)──在2009年11月，該機構(gòu)便公布了針對采用過孔硅（TSV）技術(shù)的3D芯片堆疊所制定的JEP158標(biāo)準(zhǔn)。而即將問世的WideIO標(biāo)準(zhǔn)，看來似乎可望在SEMI、Sematech和Si2等推動3DIC標(biāo)準(zhǔn)的競賽中取得領(lǐng)先。

業(yè)界人士普遍認(rèn)為，LPDDR2的頻寬會在WideIO存儲器商用化以前便遭市場淘汰。而在此期間，預(yù)計LPDDR3（即LPDDR2的下一代版本）將可支持更高的操作頻率，并提供比LPDDR2更低的功耗，以填補此一差距。800MHz的LPDDR3要比533MHz的LPDDR2多出50%以上的頻寬，但其引腳數(shù)卻與LPDDR2相當(dāng)。

WideIO是由JEDEC工作小組JC42.6于2008年12月著手開發(fā)，主要是針對當(dāng)前在同一封裝中整合邏輯和DRAM，以降低互連電容的3D標(biāo)準(zhǔn)所開發(fā)。即將公布的規(guī)范定義了最多4個晶粒堆疊而成的存儲器立方體，可連接邏輯SoC，最大封裝尺寸為10x10x1mm。

針對WideIO的JC42.6規(guī)范了邏輯到存儲器接口（logictomemoryinterface，LMI），是由JEDEC旗下JC42.6（Low Power DRAM）和JC11兩個委員會所共同制定，其中JC11主要負(fù)責(zé)芯片封裝的機械標(biāo)準(zhǔn)部份。在存儲器邏輯和存儲器之間的機械接口一般稱之為微型圓柱柵陣列（MicroPillar GateArray，MPGA）鏈接。

至于邏輯和存儲器之間的互連方式則并未指定，可以是微凸塊或微型圓柱（micropillars）等。該標(biāo)準(zhǔn)還規(guī)范了用于測試互連連續(xù)性的邊界掃描、后組裝階段的直接存取存儲器測試、存儲器芯片中的熱傳感器位置，以及芯片到芯片間接口的精確機械布局等。

此一標(biāo)準(zhǔn)并未指定存儲器到邏輯的互連設(shè)計或組裝方法。同時無論在存儲器或邏輯芯片上，也都并未針對TSV的尺寸及位置指定互連的精確位置。另外，存儲器和邏輯芯片的厚度、組裝方法和后組裝測試方法也都未指定。

WideIO的詳細規(guī)范包括：

WideIO定義了4個存儲器通道，在LMI上有1，200個連接：

每個通道都有6列和50行，共300個連接（193個信號）；

40nm的小型襯底/凸塊/TSV間距；

每通道寬128字節(jié)，總共512字節(jié)；

每個通道均包含所有的控制、電源和接地通道

通道之間共享電源連接

每個通道均可獨立控制

獨立的控制、時脈和數(shù)據(jù)

通道之間的引腳位址對稱

數(shù)據(jù)傳輸速率266mtps

總頻寬：17GB/s（每通道4.26GB/s）

WideIO的布局規(guī)劃（floorplan）同時描述了可在組裝中針對機械強度和晶粒的共面性選擇支持凸塊或微型圓柱。而相容的底部填充膠則可用于減輕邏輯和存儲器晶粒之間的應(yīng)力，同時將熱均勻地分布在晶粒表面上。也可以使用一個硅中介層（interposer）作為第四個晶粒與邏輯SoC連接的接口，以因應(yīng)熱機械方面的挑戰(zhàn)。

由于DRAM的自我刷新速率會隨溫度而變化，因此必須密切注意存儲器-邏輯堆疊的熱管理。為了提高產(chǎn)品可靠度，在邏輯芯片熱點和DRAM內(nèi)的熱感測器之間的溫度三角洲都必須設(shè)法最小化。由于其采用的制程不同，DRAM和邏輯SoC設(shè)計小組必須緊密合作，在制造‘堆疊’芯片時互相交流資訊。這個設(shè)計小組可能必須要對熱點設(shè)計進行權(quán)衡，然而，這部份交換資訊的方法卻由于JEDEC并未涉及而缺乏標(biāo)準(zhǔn)化。

三星的存儲器立方體

2011年2月，三星（Samsung）公布了首個用TSV實現(xiàn)的mobileDRAM，該存儲器帶有WideIO接口（鏈接），目前看來，該存儲器已經(jīng)符合了由JC42.6工作小組定義的JEDEC標(biāo)準(zhǔn)。事實上，三星也是JC42.6WideIO工作小組的會員之一。

其晶粒面積為64.34mm2，比1GB的LPDDR2大了25%。整顆芯片是由4個對稱的4×64Mb陣列、周邊電路和微凸塊所構(gòu)成。為了降低功耗并支援高傳輸頻寬，該設(shè)計藉由采用44×6微凸塊襯底來減少I/O驅(qū)動器加載。其微凸塊尺寸20×17μm，間距250μm。該公司的TSV孔徑7.5μm，電阻值0.22~0.24Ω，電容值47.4fF。

三星并未公布其WideIODRAM的可靠性資料。依目前生產(chǎn)TSV的成本結(jié)構(gòu)來看，要制造WideIO接口的元件顯然更加昂貴，不過，這個問題或許可藉由大量生產(chǎn)來解決。長遠看來，該技術(shù)確實具備著降低成本及提供更高性能的潛力。

本文小結(jié)

對整合邏輯和存儲器的3DIC而言，首個針對WideIO的商用化標(biāo)準(zhǔn)至關(guān)重要。盡管技術(shù)上的創(chuàng)新從不停歇，但現(xiàn)階段在異質(zhì)堆疊元件的設(shè)計團隊之間仍然缺乏可交換設(shè)計數(shù)據(jù)的標(biāo)準(zhǔn)。此外，降低成本和改善制程也是未來必須努力的主要方向。